目录1、基于FPGA的ISP Pipeline架构概览2、ISP详细模块介绍1、基于FPGA的ISP Pipeline架构概览FPGA ISP系统本质上是一条高度并行的实时数据流处理流水线。在输入端系统经由MIPI CSI-2接口接收Sensor输出的Bayer Raw数据。首先数据流经RAW域算法簇针对性地消除Sensor在光电转换过程中产生的物理性缺陷如暗电流、坏点与暗角还原真实的亮度信息随后数据经由Demosaic模块完成从单通道Bayer格式到三通道RGB格式的重建最终RGB域算法通过对色彩的校正与色调映射显著提升图像的视觉质量与显示适配性。2、ISP详细模块介绍BLC (Black Level Correction / 黑电平校准)作用CMOS 传感器在没有光照时像素输出不为 0存在暗电流噪声。BLC 的作用是扣除这个基准偏移量将黑色拉回真正的 0。RAW-NR (Raw Noise Reduction / Raw域降噪)作用RAW域数据相初步降噪。·LSC (Lens Shading Correction / 镜头阴影校正)作用矫正镜头边缘暗角效应。通常生成一张 Gain Map增益表对图像四周的像素进行乘法放大。DPC (Defective Pixel Correction / 坏点校正)作用矫正传感器制造过程中产生坏点的像素值。AWB (Auto White Balance / 自动白平衡)作用调整 R/G 和 B/G 的增益确保在不同色温光源下白色物体依然呈现白色。Demosaic (去马赛克 / 色彩插值)作用Bayer 阵列每个像素只有一个颜色分量Demosaic 通过插值算法计算出缺失的两个颜色分量将单通道 RAW 图转换为三通道的 RGB 图。CCM (Color Correction Matrix / 色彩校正矩阵)作用修正由于 Sensor 滤镜光谱响应与人眼视觉差异造成的色偏同时模拟不同的色彩风格如冷色、暖色。Gamma (伽马校正)作用对线性输出的 Sensor 数据进行非线性压缩抵消显示器非线性响应带来的影响。